|
Нижеследующие таблицы содержат значения требуемого времени доступа к RAM для различных
внешних частот и временных задержек (wait state), а также фактические документированые
характеристики чипов памяти. Приведены теоретические измышления, на
практике все может отличаться как в лучшую, так и в худшую сторону. Тем не менее знание
этих сведений может быть полезно при покупке памяти и настройке BIOS.
| |
Временные параметры системы
|
Требования системы к временным параметрам памяти (ns)
|
Временные параметры памяти по спецификации (ns)
|
|
Циклы временных задержек
|
Внешняя частота (MHz)
|
Период таймера (ns)
|
tAA
|
tPC
|
tRAC
|
Тип RAM
|
tAA
|
tPC
|
tRAC
|
|
6-3-3-3
|
50
|
20
|
60
|
60
|
100
|
-70
|
FPM |
35
|
40
|
70
|
|
60
|
16.7
|
50
|
50
|
83.5
|
-70
|
FPM |
35
|
40
|
70
|
|
66
|
15
|
45
|
45
|
75
|
-70
|
FPM |
35
|
40
|
70
|
|
75
|
13.3
|
40
|
40
|
66.5
|
-60
|
FPM |
30
|
35
|
60
|
|
83
|
12
|
36
|
36
|
60
|
-60
|
FPM |
30
|
35
|
60
|
|
6-2-2-2
|
50
|
20
|
40
|
40
|
100
|
-70
|
EDO |
35
|
30
|
70
|
|
60
|
16.7
|
33.4
|
33.4
|
83.5
|
-60
|
EDO |
30
|
25
|
60
|
|
66
|
15
|
30
|
30
|
75
|
-60
|
EDO |
30
|
25
|
60
|
|
75
|
13.3
|
26.6
|
26.6
|
66.5
|
-50
|
EDO |
25
|
20
|
50
|
|
83
|
12
|
24
|
24
|
60
|
-50
|
EDO |
25
|
20
|
50
|
|
5-2-2-2
|
50
|
20
|
40
|
40
|
80
|
-70
|
EDO |
35
|
30
|
70
|
|
60
|
16.7
|
33.4
|
33.4
|
66.8
|
-60
|
EDO |
30
|
25
|
60
|
|
66
|
15
|
30
|
30
|
60
|
-60
|
EDO |
30
|
25
|
60
|
|
75
|
13.3
|
26.6
|
26.6
|
53.2
|
-50
|
EDO |
25
|
20
|
50
|
|
83
|
12
|
24
|
24
|
48
|
-50
|
EDO |
25
|
20
|
50
|
Красным
обозначены значения временных параметров, требующих более быстрой памяти.
Красные числа в колонке спецификаций
указывают на параметры, значение которых превышены.
|
|
Эквивалентные тайминги для SDRAM
|
|
SDRAM
|
Внешняя частота (MHz)
|
Период таймера (ns)
|
tAA (ns)
|
Маркировка времени доступа
|
tRAC (ns)
|
SDRAM
|
Аналогичное время доступа для асинхронной памяти
|
|
7-1-1-1
CL3
(tAC = 8 ns)
|
66
|
15
|
41
|
"-15"
|
83
|
CL3
|
-70
|
|
75
|
13.3
|
37.6
|
|
74.5
|
<-70
|
|
83
|
12
|
35
|
"-12"
|
68
|
60
|
|
100
|
10
|
31
|
"-10"
|
58
|
<-60
|
|
5-1-1-1
CL2
(tAC = 9 ns)
|
66
|
15
|
27
|
"-10"
|
54
|
CL2
|
-50
|
|
75
|
13.3
|
25.3
|
|
48.9
|
|
|
83
|
12
|
24
|
|
45
|
|
|
100
|
10
|
22
|
|
39
|
-40
|
Для SDRAM: tAA = (CL-1)*(Период таймера) + tAC + tSU
tSetUp = 3 ns
tRAC = (2*CL-1)*(Период таймера) + tAC
|
Рассмотрение таблиц показывает преимущества 7-1-1-1 SDRAM.
A "-10" (100 MHz) SDRAM работает чуть быстрее, чем "-60" асинхронная
память.
Заметьте, что у SDRAM "-10" существует эквивалент. У SDRAM
tRAC 58ns при CL3-100MHz, а 54ns при CL2-66MHz на 4ns быстрее.
У SDRAM tAA при CL3-100MHz на 4ns медленней, чем CL2-66MHz!
SDRAM "-10" работающая с CL3 (7-1-1-1) может не работать
при CL2 (5-1-1-1)!
Системные циклы задержки
Та жа информация, что и выше, но представлена в другой форме. По этой таблице можно
определить, какие установки циклов ожидания необходимы для конкретной памяти.
|
Характеристики DRAM
|
Внешняя частота и период [MHz (ns)]
|
|
Тип RAM
|
tRAC
|
tPC or
tCK
|
50 MHz
(20 ns)
|
60 MHz
(16.7 ns)
|
66.6 MHz
(15 ns)
|
75 MHz
(13.3 ns)
|
83 MHz
(12 ns)
|
|
70ns FPM
|
70ns
|
40
|
5-2-2-2
6-3-3-3
|
6-3-3-3
|
6-3-3-3
|
6-3-3-3
7-4-4-4
|
6-3-3-3
7-4-4-4
|
|
60ns FPM
|
60ns
|
35
|
4-2-2-2
6-3-3-3
|
5-3-3-3
6-3-3-3
|
5-3-3-3
6-3-3-3
|
6-3-3-3
|
6-3-3-3
|
|
70ns EDO
|
70ns
|
30
|
5-2-2-2
6-2-2-2
|
5-2-2-2
6-2-2-2
|
6-2-2-2*
6-2-2-2
|
6-2-2-2
7-3-3-3
|
6-2-2-2
6-3-3-3
|
|
60ns EDO
|
60ns
|
25
|
4-2-2-2
6-2-2-2
|
5-2-2-2
6-2-2-2
|
5-2-2-2*
6-2-2-2
|
6-2-2-2
|
6-2-2-2
7-3-3-3
|
|
50ns EDO
|
50ns
|
20
|
4-1-1-1
5-2-2-2
|
4-2-2-2
5-2-2-2
|
5-2-2-2
|
5-2-2-2
|
5-2-2-2
|
|
CL3 SDRAM
|
5 cycles
+ tAC
|
10
|
7-1-1-1
|
7-1-1-1
|
7-1-1-1
|
7-1-1-1
|
7-1-1-1
|
|
CL2 SDRAM
|
3 cycles
+ tAC
|
12
|
5-1-1-1
|
5-1-1-1
|
5-1-1-1
|
5-1-1-1
|
5-1-1-1
|
X-Y-Y-Y = Циклы нормальных временных задержек.
X-Y-Y-Y = Минимальные задержки.
X-Y-Y-Y = Неправильные, но возможно рабочие
задержки. Работа памяти в этих режимах не гарантируется.
* - Использование этих временных задержек возможно при
грамотном дизайне модуля памяти.
При составлении этой таблицы мы руководствовались
следующими принципами:
- Первое число должно обеспечивать задержку больше чем
tRAC, плюс один цикл на установку адреса.
- Установка последующих адресов производится во время ожидания tRAC.
(То есть установка второго адреса проходит незаметно и не требует дополнительных задержек)
- Тайминги, соответствующие остальным числам не могут превышать tPC.
| 
